The Power of Assertions in SystemVerilog (PDF)
(Sprache: Englisch)
This book provides a deeper understanding of the meaning of the enhancements contained in the new SystemVerilog 1800-2009 LRM. In particular, it discusses the context of practical deployment in hardware design projects. The material also addresses language...
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Produktinformationen zu „The Power of Assertions in SystemVerilog (PDF)“
This book provides a deeper understanding of the meaning of the enhancements contained in the new SystemVerilog 1800-2009 LRM. In particular, it discusses the context of practical deployment in hardware design projects. The material also addresses language implementation alternatives and their impact on simulation performance as well as the ability to debug them in simulation and formal verification environments. The underlying performance issues are illustrated for practical examples drawn from the author's experience.
Autoren-Porträt von Eduard Cerny, Surrendra Dudani, John Havlicek, Dmitry Korchemny
30 years: Professor at Concordia U. and Universite de Montreal, McGill Uiniversity, 25 years Consultant to Nortel (Ottawa) and others in testability, modeling, verification. 1 year: Design Verification (formal tools), Nortel, Billerica, MA 7 years - current: R&D Synopsys, Marlborough, MA Member and past Chair of IEEE P1800 SV-AC committee
Bibliographische Angaben
- Autoren: Eduard Cerny , Surrendra Dudani , John Havlicek , Dmitry Korchemny
- 2010, Englisch
- Verlag: Springer US
- ISBN-10: 1441966005
- ISBN-13: 9781441966001
- Erscheinungsdatum: 08.10.2010
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eBook Informationen
- Dateiformat: PDF
- Mit Kopierschutz
Sprache:
Englisch
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