Formal Semantics and Proof Techniques for Optimizing VHDL Models (PDF)
Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can...
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Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.
- Autoren: Kothanda Umamageswaran , Sheetanshu L. Pandey , Philip A. Wilsey
- 2012, 1999, 158 Seiten, Englisch
- Verlag: Springer, New York
- ISBN-10: 1461551234
- ISBN-13: 9781461551232
- Erscheinungsdatum: 06.12.2012
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- Dateiformat: PDF
- Größe: 17 MB
- Mit Kopierschutz
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